摩尔定律失速，新一代IC封装来袭？

转自 | 与非网

戈登·摩尔（Gordon Moore）的经验之谈：集成电路（IC）上可容纳的晶体管数目大约每24个月便增加一倍，而处理器性能每隔两年翻一倍，这就是摩尔定律。

但是，看看今天的技术，晶体管的扩展可能行将结束，IC的性能还能不能翻番？

图源 | Quotefancy.com

芯片制造商已经使出了浑身解数来跟上摩尔定律的步伐，如增加更多的核，驱动芯片内部线程，利用各种加速器。尽管如此，还是无法避免摩尔定律的加倍效应已开始放缓的事实，不断地缩小芯片尺寸总会有物理极限。

不过，办法总比困难多，人们想到了先进IC封装技术。事实上，这方面的探索一直在继续，开发的技术更是不胜枚举。这里就介绍一些对行业意义深远的创新封装技术。

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现有IC封装技术各具特色 为什么先进封装进入行业法眼？ 主要原因是先进封装不需要像缩小IC内部线宽那样再次投入巨大资金，而是通过IC的异构封装将不同先进工艺节点的片芯（die）集成在单个封装里，以获得成本和性能的最佳匹配。 之所以叫片芯，是因为它是没有封装的芯片，也有人叫它“裸片”。

现有IC封装类型众多，如垂直堆叠多芯片封装（TSOP、QFN、FBGA等）、片上系统（SoC）、倒装芯片、系统级封装（SiP）、2.5D和3D集成封装（异构集成）、扇出晶圆级封装（FOWLP）、集成芯片系统（SoIC）、小芯片（chiplet）封装，等等。

在细分封装市场，互连类型也是五花八门，包括晶圆键合、焊盘、片芯对片芯（Die-to-Die）、引线键合、直通硅通孔（TSV）、模压通孔（TMV）、晶圆级封装（WLP）、直接绑定互连（DBI），等等。互连是将一个晶圆或芯片连接到另一个晶圆或芯片（封装），其中TSV的I/O数量最多，其次是WLP、倒装芯片和引线键合，混合互连比TSV密度更高。

图源 | blog.samtec.com

国际工程和技术咨询公司TechSearch称，当今的封装大约有80%基于引线键合，将一个芯片连接到另一个芯片或基板上。在倒装芯片中，使用各种工艺在芯片顶部形成大量微小焊料凸点，然后通过键合将翻转安装的芯片连接到载体上。

WLP是直接在晶圆上封装，之后再切割成单颗组件。采用WLP能够进行较小的2D连接，从而将芯片重新分布到更大面积上，提供更高的I/O密度、更高的带宽和性能。

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异构集成是一种有机封装 今天，移动计算、汽车、5G、人工智能（AI）、增强现实（AR）和虚拟现实（VR）、高性能计算（HPC）、物联网（IoT）、医疗和航空航天等领域迫切需要实现成本、尺寸、性能和功率的优化，以满足不同市场的需求。

对于许多应用来说，下一代IC封装是在减小整体封装尺寸的同时实现硅的可扩展性、功能密度和异构集成的最佳途径。异构和同构集成提供了增强器件功能、加快上市时间和硅产量弹性的途径。通过异构集成技术可以将单独制造的组件集成到更高级别的组件或SiP中，从而提供增强的功能和改进的操作特性。

Veeco Instruments技术营销负责人Gareth Kenyon指出，异构集成不是一个新的概念。20世纪70年代就开始出现多芯片组件（MCM），但正是先进封装技术使芯片制造业发生了革命性的变化。新的封装技术使采用不同制造工艺的芯片集成到具有多种功能的单个封装中。过去二十年，在市场需求的推动下，这些封装技术在多样化的同时，以更低成本获得了更高的器件性能。

他表示：“功耗、性能、面积和成本（PPAC）是采用异构集成技术的关键驱动因素。更低的功耗、减少占用空间、更低的延迟、更高的速度和更高的带宽都是为消费者带来好处的主要性能改进。”

他承认，在异构集成中，扩展仍然是一个考虑因素。互连、接点间距、TSV和焊盘的扩展都有助于提高器件的PPAC。这反过来又为先进封装在工艺、工装和计量改进方面带来了重大挑战。

其实，异构集成类似于SiP，不过，它不是在一个基板上集成多个片芯，而是在一个基板上以小芯片的形式集成多个IP。异构集成的总体思想是在同一个封装中组合多个系统级别不同的组件，以增强功能和改进操作特性。

之所以说异构集成是有机扩展，是因为其组件可以是任何单元，例如微机电系统（MEMS）、高带宽存储器（HBM）以及无源元件等。

异构集成的组件

最近，对封装带宽、集成多个代工厂的不同IP，以及提高良率弹性的需求正在推进先进封装的发展。许多新出现的先进封装结构为产品设计者提供了极大的灵活性，能够对不同硅工艺进行优化，将不同IP异构集成在单个复合器件中，以紧凑的外形实现空间转换，不断提高功率效率和高带宽物理封装互连，从而显著提高了性能。

Intel Agilex FPGA的封装内的异构集成

前沿异构集成技术的应用正以越来越低的成本推动电子器件性能的提升，半导体器件制造商已作出了令人满意的应对。不过，这些技术在生产方面对光刻和补充工艺提出了挑战，要求以更高的标准执行，以支持所需的互连和TSV处理层要求。其中，器件成本和由于复杂性增加而导致良率或产量降低是制造商必须面对的挑战。

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异构集成的高速互连 随着器件的复杂性不断增加，器件和封装规模的压力也越来越大，因此技术的创新需要器件、封装、系统设计师和制造商之间新的合作，打破了行业部门之间的历史界限； 光刻技术也在被迫与先进封装工业的发展相适应。

光刻有两种模式：前道工艺（FEOL）和后道工艺（BEOL）。传统上，金属化互连被认为是BEOL，但随着2.5D和3D架构的出现，这一界限已变得模糊。高性能互连要求垂直的电气连接，即TSV或TMV，直接通过硅或模压化合物补充和取代传统的引线键合和倒装芯片解决方案。

TSV和中间层已成为异构集成高性能互连的关键

随着异构性的增加，器件、封装和PCB的融合也将增加，产生了大量先进的封装解决方案。例如，高性能计算应用需要2.5D中间层（Interposer）技术来实现细间距微小锡球和重分布层（RDL）。相比之下，消费类移动和IoT市场设计规则不太严格，不包含昂贵的中间层，而选择使用高密度扇出（HD-FO）封装技术将互连层嵌入相关模压化合物中。

至于中间层（TSV）和扇出（无TSV）技术并不是互斥的，可以组合在一个混合技术封装中。最终应用在很大程度上决定着使用什么样的封装，因此也定义了器件和封装的复杂性。

这里需要解释一下中间层、TSV和RDL：

中间层

一种用于多芯片片芯或电路板的管道，用于通过封装中的电信号。它是一个插座或连接到另一个插座之间的电气接口布线；它可以将信号传播到更宽的间距，或者将连接带给板上的另一个插座。

中间层由硅或有机材料制成，充当多个片芯和电路板之间的桥梁。硅中间层是一种成熟的技术，由于其较高的细间距I/O密度和TSV形成能力，在2.5D和3D-IC芯片封装中发挥着关键作用。

TSV

2.5D和3D封装解决方案中的一项关键技术，它提供了一种穿过片芯硅晶圆的高速垂直互连。这些通孔或孔是从晶圆的正面蚀刻到一定深度，然后通过沉积导电材料（通常是铜）来隔离和填充。芯片制造完成后，从背面减薄晶圆，即露出晶圆背面沉积的通孔和金属，以完成TSV互连。

TSV是一种穿过芯片整个厚度或基板延伸的长通孔电气连接，取代了以往2D封装采用的引线键合互连工艺。它创建了从芯片一侧到另一侧的最短路径。不过，TSV除了自身显著的电气特性外，还对其附近的器件和互连的电气行为有间接影响。

重分
布层

redistributionlayer（缩写：RDL）铜金属连接线或迹线，用作封装的一部分与另一部分的电气连接。RDL是封装上的金属或聚合物电介质材料层叠，以减小大型芯片组的I/O间距。它已成为2.5D和3D封装解决方案的一个组成部分，在通过中间层连接的芯片之间实现通信。

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2.5D和3D集成的成功应用 TSV可用于高端2.5D/3D封装。 在2.5D封装中，片芯堆叠在中间层上，中间层中包含TSV，可提供更多的I/O和带宽。 2.5D封装和3D封装类型众多，高带宽存储器（HBM）就是一种成功的3D封装类型，它将DRAM片芯堆叠在一起。 英特尔产品集成总监Ramune Nagisetty表示，目前将逻辑堆叠在逻辑上的方法还没有普及，而将逻辑堆叠在内存上的方法正在兴起。

HBM是一种标准化的堆叠式存储器技术，在堆叠内和存储器与逻辑之间为数据提供了更宽通道。基于HBM的封装将内存堆叠在彼此的顶部，并使用TSV将它们连接起来，以创建更多的I/O和带宽。

HBM是JEDEC的一个标准，它将多层DRAM组件垂直地集成在应用处理器、GPU和SoC上。HBM主要用于高端服务器和网络芯片的2.5D/3D封装；它现在已经转向HBM2技术，以优化最初HBM版本中的容量和时钟速率限制。

2.5D和3D封装HBM

这方面的最新进展是异构3D封装的大型堆叠式HBM片芯的热压键合，这种连接方法应用于大型（12层和16层）HBM片芯的组装，与传统的微凸点连接相比，带宽和功率都有了显著提高。

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从SoC到FOWLP 国际市场研究机构ResearchandMarkets在《先进集成电路封装技术、材料和市场》报告中指出，扇出晶圆级封装（FOWLP）正在迅速成为新的芯片和晶圆级封装技术，将会成为下一代紧凑型、高性能电子设备的基础。 预测表明，未来几年，每年利用FOWLP封装技术生产的芯片将以32%的年成长率增长，到2023年，其市场规模将超过55亿美元。

报告也认为，从SoC生产转向多片芯战略是一个挑战，让大多数公司感到恐惧，因为他们依赖并熟悉支持SoC设计流程的庞大基础设施。SoC的设计和验证流程已经很成熟，设计师已经使用了几十年。为某个工艺节点，代工厂都提供一套SoC设计者必须严格遵循的设计规则，以保证代工厂正确制造SoC。

变化在于，相对于早期的基于硅中间层的设计，3D-IC设计相对复杂，成本高，风险大，因为需要许多级别的测试（晶片、芯片、中间层、器件），并且有很多出错的机会。但是，随着FOWLP等封装技术的出现和日益普及，成本开始急剧下降。

现在，在一个封装中可以“混合和匹配”现有片芯知识产权（IP），而不是必须从零开始设计（或重新设计）每一个组件。这为进一步传播这一设计，甚至封装设计本身提供了可能性。

FOWLP封装最早由Intel提出，其优势在于：减小封装厚度、扩展I/O数量、改进电气性能、良好的热性能及无基板工艺。

传统多片芯封装与FOWLP封装

现在，FOWLP已经在移动设备的批量生产中使用。其封装工艺包括将单个芯片安装在RDL的中间层基板上，该层提供芯片之间的互连以及与I/O焊盘的连接，所有这些芯片都封装在一个而非多个模压成型中。

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用小芯片实现IP混搭 上面多次提到了小芯片（chiplet），它是目前封装中备受关注的东西，被认为是后SoC时代的拐点，甚至有人说，摩尔定律的延续也要靠它。 其本身并不是一种封装类型，但芯片制造商的库中可以拥有一些模块化片芯或多种小芯片，客户可以将它们混合搭配，并使用封装中的片芯对片芯互连方案进行连接。

小芯片是另一种3D-IC封装形式，可实现CMOS器件与非CMOS器件的异构集成。换句话说，它们是更小的SoC或芯片，而不是封装中的一个大SoC。UMC（联华电子）业务开发副总裁Walter Ng说：“小芯片是一种架构方法，可以存在于现有封装类型或新的架构当中。它正在为任务需求优化解决方案，包括速度、热量、功率等性能，有时还可以考虑成本因素。”

用户可以将多芯片组件中的每个组件视为一个具有一组专门功能的小芯片，它不必考虑单一设计来源，通过弥合目前IC设计和封装设计流程之间的差异，就可以再次组合成一个3D-IC封装。

这样做的挑战在于，在朝着封装行业的这种新模式迈进时，仍有一些问题需要回答。最重要的是，芯片设计者或制造商如何确保其组件在封装中的性能和可靠性？小芯片不像IP那样针对特定的代工工艺，可在代工厂的帮助下进行验证。它必须在独立的环境中进行验证，以确保在选择把它放在封装中时，能够准确地衡量其对性能和功率的电气影响。然而，一旦供应商成功地设计和制造出小芯片组件，他们就可以简单地基于已知良好的片芯进行测试和销售。

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新一代IC封装的未来趋势

图源 | henkel-adhesives.com

未来的新一代IC封装需要新一代设计和验证解决方案，必须满足五大关键要求：

数字原型：

建立一个2.5D/3D异构组件的数字孪生虚拟模型，提供包含多个器件和基板的完整系统的全面描述。数字孪生使异构组件的自动验证从基板级设计规则检查（DRC）开始，扩展到布局对原理图（LVS）、布局对布局（LVL）、寄生提取、应力和热分析，最后是测试。

多域集成：

数字孪生方法还可以实现多域和跨域集成。将更复杂的先进IC封装更快地推向市场需要高度集成的设计和验证——从电子基板设计到机械封装散热装置和PCB安装硬件，包括电气、热、测试、可靠性，当然还有可制造性等相互关联的方面。如果没有系统级的设计和验证方法，工程师可能会遇到代价高昂或更糟的响应。

可扩展性和范围：

异构封装技术在设计、制造和组装方面更为复杂，这可能限制了除领先半导体公司及其前沿设计之外的所有公司的可用性。幸运的是，设计和供应链生态系统可以在实现此类技术的普及方面发挥强大的作用，使所有设计师和公司都能接触到这些技术，就像硅代工世界使用工艺设计套件（PDK）所做的那样，PDK已变得无处不在。

精密制造移交：

另一个常见的挑战是在制造前验证签核所需的时间。避免这一瓶颈及其相关影响的行之有效的方法是实施一个综合和持续验证的过程和方法，以便最终验证签核过程得到控制和管理。这意味着提供制造无误差的制造和装配数据，通过代工厂或外包半导体封测（OSAT）的工艺规则（PDK或PADK）。

黄金标准签核：

对于先进IC封装，黄金标准签核需要一套全面的检查，否则总的组装器件产量将达不到目标，并将超出预计的组装和测试成本。全面的黄金标准签核至少应包括物理验证、连接性检查（也称为LVS）和异构组装级别验证（aka LVL）。这样一个全面的签核检查过程可以突出许多需要重新处理的问题。如果没有发现，这些问题很容易延误项目，增加成本，并导致错过生产计划。

最后要说的是，半导体行业从工艺到封装技术的巨变正在发生，先进IC封装技术发展迅速，工程师必须探索新的领域，跟上延续的摩尔定律步伐，开发什么应用，就要选择什么样的先进IC封装。

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